모래에서
칩까지

모든 칩은 모래에서 시작된다REFINING — 99.9999999%

칩의 재료는 규소(Si). 지각의 약 28%를 차지하는, 산소 다음으로 흔한 원소다. 바닷가 모래(석영, SiO₂)에서 출발하지만, 반도체가 되려면 '나인 나인(9N)' — 99.9999999% 순도까지 정제해야 한다.

탄소와 함께 녹여 산소를 떼어내면 순도 ~98%의 야금급 실리콘. 이를 염화수소와 반응시켜 증류하고 다시 석출시키는 지멘스 공정을 거치면, 불순물이 10억 분의 1 수준인 폴리실리콘 덩어리가 남는다.

회전하며 자라나는 단결정 기둥CZOCHRALSKI GROWTH

폴리실리콘을 석영 도가니에 넣고 실리콘의 융점 1,414°C로 녹인다. 손가락만 한 종자 결정(시드)을 표면에 살짝 담근 뒤, 천천히 회전시키며 끌어올리면 — 녹은 실리콘이 시드의 원자 배열을 그대로 따라 굳으면서 원자가 완벽히 정렬된 단결정 잉곳이 자라난다.

1916년 폴란드 화학자 얀 초크랄스키가 펜을 잉크병 대신 녹은 주석에 잘못 담갔다가 발견한 이 방법은, 110년이 지난 지금도 거의 모든 웨이퍼의 출발점이다.

다이아몬드 톱으로 썰어낸 캔버스WAFER SLICING & POLISHING

잉곳을 다이아몬드 와이어로 얇게 썬다. 지름 300mm, 두께 0.775mm의 원판 — 웨이퍼다.

절단면을 갈아내고(래핑) 화학적으로 다듬은 뒤 거울처럼 연마하면(폴리싱), 표면 굴곡이 나노미터 수준인 완벽한 캔버스가 완성된다. 이 위에 앞으로 수백 개의 공정이 쌓인다.

실리콘 위에 유리 갑옷을 입히다OXIDATION

거울처럼 닦아낸 웨이퍼에 가장 먼저 하는 일은, 역설적이게도 표면을 다시 덮는 것이다. 웨이퍼를 800~1,200°C 고온 노(퍼니스)에 넣고 산소나 수증기를 흘리면, 표면에 이산화규소(SiO₂) — 유리 — 막이 자란다.

이 산화막은 전기가 통하지 않는 절연체다. 회로 사이 누전을 막는 보호벽이자, 트랜지스터(이 여정 끝에 완성될 전기 스위치)의 심장인 게이트 절연막의 재료가 된다. 두께는 나노미터 단위로 정밀하게 제어한다.

빛으로 회로를 그리다PHOTOLITHOGRAPHY — 칩 제조의 심장

앞서 기른 산화막은 웨이퍼 전체를 통짜로 덮고 있다. 이제 어디를 남기고 어디를 깎을지, 그 경계선을 빛으로 그릴 차례다. 웨이퍼에 빛에 반응하는 감광액(포토레지스트)을 바르고, 회로 설계도가 새겨진 마스크(레티클)를 통해 빛을 쏘아 패턴을 4분의 1로 축소 투영한다.

더 짧은 파장일수록 더 가는 선을 그릴 수 있다. 그래서 업계는 g-line(436nm) → KrF(248nm) → ArF(193nm)를 거쳐 극자외선 EUV(13.5nm)까지 왔다. EUV 빛은 날아가는 주석 방울을 레이저로 초당 5만 번 맞혀 플라즈마로 만들어 얻고, 렌즈(유리)에 흡수되므로 초정밀 다층 거울로만 다룬다. 이 장비를 만드는 회사는 지구상에 ASML 하나 — 기본형이 대당 약 2억 달러, 2024년 등장한 차세대 하이-NA EUV는 약 3.8억 달러에 이른다.

플라즈마로 새기는 나노 조각ETCHING

현상된 감광액 패턴을 방패 삼아, 플라즈마 이온으로 노출된 부분만 깎아낸다(건식 식각). 이온이 수직으로 내리꽂히는 이방성 식각 덕분에, 옆으로 번지지 않는 깊고 좁은 도랑을 팔 수 있다.

최신 3D 낸드에서는 종횡비 100:1이 넘는 — 폭보다 깊이가 100배인 — 구멍을 수백 층의 막을 관통해 한 번에 뚫는다. 우물 지름이 1m라면 깊이 100m를 수직으로 파는 셈.

여기까지가 회로 한 층을 새기는 한 바퀴다. 층을 만들고(산화·증착) → 빛으로 그리고(포토) → 깎아내는(식각) 이 사이클이 층을 바꿔 가며 수십 번 되풀이된다 — 지금 보는 ①~⑧은 그 반복을 한 줄로 편 것이다.

원자 한 층씩 쌓고, 심는다DEPOSITION & ION IMPLANTATION

이번엔 반대로 쌓을 차례. 가스를 반응시켜 박막을 입히는 CVD, 원자를 말 그대로 한 층씩 쌓는 ALD로 나노미터 두께의 막을 올린다.

그리고 이온주입기로 붕소(B)·인(P)·비소(As) 이온을 가속해 실리콘 속 정확한 깊이에 박아 넣는다. 순수 실리콘은 전기가 잘 안 통하지만, 이 미량의 불순물이 들어가는 순간 전기를 제어할 수 있는 진짜 '반도체'가 된다 — n형과 p형이 이렇게 만들어진다.

주입 직후의 실리콘은 이온 충격으로 원자 배열이 헝클어진 상태다. 곧바로 급속 열처리(RTA)로 1,000°C 안팎까지 순간 가열해 격자를 복구하고, 박힌 불순물을 제자리에 앉혀 활성화시켜야 비로소 전기가 흐른다.

수백억 개를 잇는 입체 고속도로METALLIZATION & CMP

트랜지스터를 만들었으니 이제 서로 연결할 차례. 구리 배선을 10층 이상 쌓아 올리고, 층과 층은 비아(via)라는 수직 통로로 잇는다.

한 층을 쌓을 때마다 CMP(화학기계연마)로 표면을 평탄하게 갈아내고, 그 위에 다시 노광→식각→증착을 반복한다. 이 재진입 루프를 수십 번 돌기 때문에 칩 하나에 수백 개의 공정 단계와 2~3개월이 걸리는 것이다.

수율 — 생사를 가르는 숫자WAFER TEST & YIELD

완성된 웨이퍼의 모든 다이(칩)에 미세 바늘이 달린 프로브 카드를 접촉시켜 전기 신호로 양품/불량을 판정한다 — EDS(Electrical Die Sorting)다. 양품 비율이 곧 수율(yield) — 파운드리 사업의 생사를 가르는 숫자다.

불량 대부분은 공정 중 내려앉은 눈에 보이지 않는 미세 결함 때문이다. 결함은 면적당 무작위로 떨어지므로, 다이가 클수록 수율은 기하급수적으로 떨어진다. 아래에서 직접 실험해 보자.

칩에 옷을 입히다, 그리고 쌓다PACKAGING — 제2의 미세공정

앞선 테스트에서 양품으로 걸러진 다이만이 이 마지막 관문에 들어온다. 웨이퍼를 블레이드나 레이저로 잘라 다이를 분리하고(다이싱), 기판에 붙여 외부 세계와 연결한 뒤 보호 껍질을 씌운다. 연결 방식은 금선을 잇는 와이어 본딩에서 다이를 뒤집어 범프로 직결하는 플립칩으로 진화했다.

최신 AI 칩은 여기서 한 번 더 도약한다 — D램을 8~12층으로 쌓고 실리콘을 관통하는 전극 TSV로 수직 연결한 HBM, GPU와 HBM을 한 기판에 나란히 얹는 2.5D 패키징(CoWoS)까지. 패키징이 '제2의 미세공정'이라 불리는 이유다.